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詳解半導(dǎo)體5納米制程技術(shù)及成本挑戰(zhàn)
訊
半導(dǎo)體業(yè)自28納米進(jìn)步到22/20納米，受193i光刻機(jī)所限，必須采取兩次圖形暴光技術(shù)。再進(jìn)1步發(fā)展至16/14納 米時(shí)，大多采取finFET技術(shù)。如今finFET技術(shù)也1代1代升級(jí)，加上193i的光學(xué)技術(shù)延伸，采取SADP、SAQP等，所以未來(lái)到10納米乃至 7納米時(shí)，基本上可使用一樣的裝備，仿佛己無(wú)懸念，只是芯片的制造本錢(qián)會(huì)迅速增加。但是到5納米時(shí)肯定是個(gè)坎，由于如果EUV不能準(zhǔn)備好，就要被迫采取 5次圖形暴光技術(shù)，這已引發(fā)業(yè)界的關(guān)注。
而對(duì)更*5納米生產(chǎn)線來(lái)講，至今業(yè)界還沒(méi)有關(guān)于它的投資估計(jì)。但是根據(jù)16/14 納米的經(jīng)驗(yàn)，以每1000硅片需要1.5億至1.6億美元計(jì)，推測(cè)未來(lái)的5納米制程，由于可能要用到EUV光刻，每臺(tái)裝備需約1億美元，因此它的投資肯定 會(huì)大大超過(guò)之前。所以未來(lái)建設(shè)1條芯片生產(chǎn)線需要100億美元是*有可能的。
生產(chǎn)線的量產(chǎn)是個(gè)系統(tǒng)工程，需要材料、裝備、晶體管由于實(shí)驗(yàn)時(shí)的震動(dòng)容易產(chǎn)生松動(dòng)現(xiàn)象結(jié)構(gòu)、EDA工具等與之配套，對(duì)半導(dǎo)體業(yè)是個(gè)更大的挑戰(zhàn)。
新的晶體管型式，加上掩膜、圖形、材料、工藝控制及互連等1系列問(wèn)題，將致使未來(lái)半導(dǎo)體業(yè)將面臨許多的困難。
在近期的會(huì)議上，Intel發(fā)布的1份報(bào)告引發(fā)了業(yè)界關(guān)注，并進(jìn)1步推動(dòng)業(yè)界開(kāi)始思考未來(lái)*工藝制程的發(fā)展方向。
Intel公司提出的下1代晶體管結(jié)構(gòu)是納米線FET，這是1種晶體管的1面讓柵包圍的finFET。Intel的納米線FET有時(shí)被稱(chēng)為環(huán)柵FET，并己被國(guó)際工藝線路圖ITRS定義為可實(shí)現(xiàn)5納米的工藝技術(shù)。
如果Intel不是走在前列，也就不可能提供其5納米進(jìn)展的訊息。該報(bào)告仿佛傳遞出1個(gè)信號(hào)，5納米可能有希望實(shí)現(xiàn)，或已在其工藝線路圖中采取了新的晶體管結(jié)構(gòu)。
在5納米的競(jìng)爭(zhēng)中，臺(tái)積電也不甘落后，其共同履行長(zhǎng)Mark Liu近期也表示，己經(jīng)開(kāi)始對(duì)5納米的研發(fā)，并有望在7納米以后兩年推出。其他*制程制造商也都在關(guān)注5納米。
不用懷疑，芯片制造商只看到采取如今的finFET技術(shù)有可能延伸至7納米，至于5納米尚不清楚，或有可能終其實(shí)不能實(shí)現(xiàn)。實(shí)際上，在5納米時(shí)，的確有許多技術(shù)上的挑戰(zhàn)，致使本錢(qián)之高，讓人們沒(méi)法預(yù)計(jì)。
但是如果假定5納米出現(xiàn)在某個(gè)時(shí)刻，那末產(chǎn)業(yè)界將面臨眾多的困難。利用材料公司*圖形技術(shù)部副總裁Mehdi Vaez-ravani認(rèn)為，這其中每項(xiàng)都是挑戰(zhàn)，有物理和靈敏度的要求，也有新材料方面的需求，其中晶體管的結(jié)構(gòu)必須改變。
如果產(chǎn)業(yè)真的邁向5納米，將面臨甚么樣的挑戰(zhàn)?美國(guó)半導(dǎo)體工程為了推動(dòng)進(jìn)步，從眾多挑戰(zhàn)中匯總了以下幾個(gè)方面。
Lam Research產(chǎn)品部技術(shù)官泮陽(yáng)認(rèn)為，在通向5納米時(shí)，功能與本錢(qián)是沒(méi)法躲避的大挑戰(zhàn)，所愿為中國(guó)聚氨酯保溫材料事業(yè)的新局面以要引入新的技術(shù)與材料。
晶體管結(jié)構(gòu)
在finFET或納米線FET之間選擇誰(shuí)會(huì)成功還為時(shí)尚早，業(yè)界正試圖尋求更多的解決方案。
首先芯片制造商必須要做1些困難的決定，其中之1就是必須選擇在5納米時(shí)晶體管的結(jié)構(gòu)，如今有兩種可供選擇，finFET或納米線FET。
格 羅方德*器件架構(gòu)總監(jiān)及院士Srinivasa Banna認(rèn)為，對(duì)5納米，finFET是1種選擇。明顯其從產(chǎn)業(yè)角度希望盡量延伸finFET技術(shù)。盡人皆知，產(chǎn)業(yè)界為了finFET的生態(tài)鏈己經(jīng) 投了許多錢(qián)，因此從投資回報(bào)率角度上，希望finFET技術(shù)能用得更久。
但是縮小finFET技術(shù)至5納米是個(gè)挑戰(zhàn)，由于在5納米finFET時(shí)，預(yù)計(jì)鰭的寬度是5納米，而實(shí)際上這類(lèi)結(jié)構(gòu)己經(jīng)到達(dá)理論極限。
Banna說(shuō)，這也是芯片制造商正在開(kāi)發(fā)納米線FET的緣由。納米線有很好的靜電優(yōu)勢(shì)，但是也帶來(lái)許多問(wèn)題，如納米線的器件寬度及器件能有多大的驅(qū)動(dòng)電流，這些業(yè)界都在摸索當(dāng)中。
3星*邏輯實(shí)驗(yàn)室副總裁Rodder認(rèn)為，直到今天，對(duì)5納米來(lái)講，在finFET或納米線FET之間選擇誰(shuí)會(huì)是成功者還為時(shí)尚早，由于業(yè)界正試圖尋求更多的解決方案。
掩膜制造
掩膜的類(lèi)型將由光刻工藝是采取光學(xué)光刻還是EUV來(lái)決定。掩膜的寫(xiě)入時(shí)間是大的挑戰(zhàn)。
在芯片制造工藝流程中，掩膜制造是首步工藝之1。過(guò)去是光刻技術(shù)來(lái)決定掩膜的型式及規(guī)格。而到5納米時(shí)，掩膜的類(lèi)型將由光刻工藝是采取光學(xué)光刻還是EUV來(lái)決定。
做 5納米的光學(xué)掩膜是使人懼怕的，一樣EUV的掩膜也10分困難。D2S履行官Aki Fujimura認(rèn)為，EUV掩膜在很多方面與193i掩膜不1樣。由于它有很大的改變，對(duì)每一個(gè)產(chǎn)品的特性或功能，在供應(yīng)鏈中會(huì)產(chǎn)生很大影響，其中包 括光刻膠、掩膜及中間掩膜，也觸及制造裝備，如采取電子束寫(xiě)入裝備和軟件。
雖然EUV掩膜在有些方面已獲得進(jìn)展，但是還遠(yuǎn)遠(yuǎn)不夠，其中空白掩膜的檢查是個(gè)難點(diǎn)。至今EUV掩膜及中間掩膜的相干問(wèn)題仍有待解決。
在5納米時(shí)，掩膜的寫(xiě)入時(shí)間是大的挑戰(zhàn)。由于今天的單電子束寫(xiě)入裝備在做復(fù)雜圖形時(shí)的出貨不夠快，費(fèi)時(shí)太久。
目前有兩個(gè)公司在致力于解決掩膜寫(xiě)入問(wèn)題，1個(gè)是IMS/JEOL duo，另外一個(gè)是Nuflare，它們正采取新型的多束電子束寫(xiě)入技術(shù)，目標(biāo)都是為了縮短寫(xiě)入時(shí)間，有望在2016年發(fā)貨。
從己經(jīng)出爐的報(bào)告來(lái)看，由于技術(shù)緣由，裝備的研發(fā)用了比預(yù)期長(zhǎng)很多的時(shí)間。D2S的Fujimura說(shuō)，任何突破性的創(chuàng)新技術(shù)從研發(fā)到成功，再到達(dá)量產(chǎn)水平，都是如此。
圖形
真實(shí)的關(guān)鍵層才需要采取EUV，未來(lái)combined混合模式光刻是趨勢(shì)。
掩膜完成以后，將在生產(chǎn)線中使用。掩膜放在光刻機(jī)中，然后通過(guò)掩膜的投影光線把圖形留在硅片的光刻膠上面。
理論上看，EUV的光刻工藝相對(duì)簡(jiǎn)單，可以節(jié)省本錢(qián)。但是即使EUV在7納米或5納米時(shí)準(zhǔn)備好，從芯片制造商角度尚離不開(kāi)屢次圖形暴光技術(shù)。由于真實(shí)的關(guān)鍵層才需要采取EUV，所以未來(lái)combined混合模式光刻是趨勢(shì)。
在5納米時(shí)，圖形的構(gòu)成是很大的挑戰(zhàn)。為此芯片制造商希望EUV光刻能在7納米或5納米時(shí)準(zhǔn)備好。但是目前EUV光刻機(jī)還沒(méi)有真正到達(dá)量產(chǎn)水平，其光源功率、光刻膠和掩膜的供應(yīng)鏈還沒(méi)有完善。
如果EUV光刻在7納米或5納米時(shí)不能到達(dá)量產(chǎn)要求，芯片制造商會(huì)面臨窘境。雖然193i光刻有可能延伸至7納米及以下，但是芯片制造本錢(qián)的上升可能讓人沒(méi)法接受。
在5納米時(shí)，采取EUV肯定比193i方法便宜，但是由于EUV光刻供應(yīng)鏈大的改變，必須在全部工藝制造中新建供應(yīng)鏈，其代價(jià)也高得驚人，只有極少數(shù)公司能承受。
Mentor Graphics經(jīng)理David Abercrombie認(rèn)為，在5納米時(shí)，芯片制造商可能會(huì)采取不調(diào)和的混合策略，EUV的到來(lái)其實(shí)不表示屢次圖形暴光技術(shù)的結(jié)束。在5納米時(shí)，即使EUV 己準(zhǔn)備好，也非常有可能根據(jù)線寬的不同要求采取混用模式，即分別有193i單次及屢次圖形暴光，單次EUV及EUV也很有可能要采取屢次圖形暴光技術(shù)。
這 1切都由不同的工藝尺寸來(lái)決定，對(duì)那些簡(jiǎn)單、大尺寸的光刻層會(huì)采取193i單次圖形暴光。相信最少兩次圖形暴光193i 2LE比單次EUV光刻要省錢(qián)，在3次圖形暴光技術(shù)193i 3LE中對(duì)有些層非?？赡軙?huì)更省錢(qián)，自對(duì)準(zhǔn)的兩次圖形暴光也比單次EUV光刻便宜。只有到4LE 或5LE時(shí)，EUV才有優(yōu)勢(shì)。所以對(duì)應(yīng)于不同尺寸的光刻層要采取相應(yīng)的方法，EUV光刻有可能作為自對(duì)準(zhǔn)的4次圖形暴光技術(shù)的替換品。
當(dāng)EUV延伸至7納米以下時(shí)，作為1種提高光刻機(jī)放大倍率的方法，需要大數(shù)值孔徑的鏡頭，為此ASML已開(kāi)發(fā)了1種變形鏡頭。它的兩軸EUV鏡頭在掃描模式下能支持8倍放大，而在其他模式下也有4倍，因此NA要達(dá)0.5至0.6。
由此帶來(lái)的問(wèn)題是EUV光刻機(jī)的吞吐量矛盾，它的暴光硅片僅為全場(chǎng)尺寸的1半，與今天EUV光刻性能進(jìn)行全場(chǎng)尺寸的暴光不1樣。
Mentor 的Aberc誰(shuí)就可以在有色金屬新材料的研發(fā)與加工行業(yè)中淘到金子rombie說(shuō)，問(wèn)題擺在眼前，假定EUV錯(cuò)失5納米機(jī)會(huì)，或技術(shù)終失敗，要如何完成5納米?業(yè)界只能綜合采取更嚴(yán)格的設(shè)計(jì)規(guī)則及更復(fù)雜 的屢次圖形暴光技術(shù)。非常多是5次圖形暴光技術(shù)5LE、把屢次圖形暴光技術(shù)的線寬再次分半的自對(duì)準(zhǔn)的4次圖形光刻技術(shù)，因此工藝當(dāng)中會(huì)有更 多的圖形需要采取屢次圖形暴光技術(shù)，無(wú)疑將致使本錢(qián)及工藝循環(huán)周期的增加。
晶體管材料
到5納米時(shí)，需要1個(gè)更有潛力的晶體管，包括能使電子或空穴遷移率更快的新溝道材料等。
另外一個(gè)因素是晶體管的構(gòu)成。目前芯片制造商在16nm/14nm包括10nm時(shí)都采取finFET結(jié)構(gòu)，但是也到了轉(zhuǎn)折階段。
納米線FET的晶體管結(jié)構(gòu)的許多工藝步驟與finFET1樣。在納米線FET中，納米線從源穿過(guò)柵層1直到漏。開(kāi)初的納米線FET可能由3個(gè)堆疊線組成。
Lam的泮認(rèn)為，到5納米時(shí)，需要1個(gè)更有潛力的晶體管，包括能使電子或空穴遷移率更快的新溝道材料等。為了下降器件的功耗及提高它的頻率而采取的新技術(shù)，必須能減少接觸電阻及寄生電容。
以 Intel提出的納米線FET為例。在實(shí)驗(yàn)室中，他們實(shí)驗(yàn)了相比硅材料更優(yōu)的多種不同的溝道材料。如為了增大驅(qū)動(dòng)電流，采取鍺的溝道材料，用在NMOS及 PMOS晶體管中都是不錯(cuò)的。一樣為了減少電容及下降功耗，可以把鍺材料用在PMOS中，和把III-V族材料用在NMOS中。
互連
每一個(gè)工藝節(jié)點(diǎn)上的問(wèn)題都在不斷升級(jí)，業(yè)界正在開(kāi)發(fā)不同的材料來(lái)解決互連問(wèn)題。
互連的問(wèn)題是甚么?利用材料公司的策略計(jì)劃部總監(jiān)Micheal Chudzik說(shuō)，III-V族、富鍺及純鍺都有禁帶寬度的問(wèn)題，如漏電流變大。鍺與III-V族材料在柵堆結(jié)構(gòu)中有可靠性問(wèn)題，至今未解決。
晶體管制成后，下面是后道工藝，引線互連是器件所必須的。由于采取通孔技術(shù)，器件的引線之間非?？拷瑫?huì)由于電阻電容的RC振蕩而致使芯片的延遲。
每一個(gè)工藝節(jié)點(diǎn)上的問(wèn)題都在不斷升級(jí)，業(yè)界正在開(kāi)發(fā)不同的材料來(lái)解決互連問(wèn)題，但是當(dāng)在7納米及以下時(shí)，目前還沒(méi)有更好的解決辦法。
IMEC工藝技術(shù)和邏輯器件研發(fā)部副總裁Aaron Thean說(shuō)，未來(lái)大的改變是在后道工藝中也需要采取屢次圖形暴光技術(shù)，因爾后道的本錢(qián)將像火箭1樣上升。這表明，在推動(dòng)下1代工藝節(jié)點(diǎn)時(shí)，本錢(qián)變成每一個(gè)人必須面對(duì)的問(wèn)題。
除非在后道工藝中有大的突破，否則在5納米時(shí)問(wèn)題將愈來(lái)愈復(fù)雜。愈來(lái)愈多的層級(jí)需要采取屢次圖形暴光技術(shù)，本來(lái)認(rèn)為相對(duì)簡(jiǎn)單的后道工藝也很難應(yīng)對(duì)。
工藝控制
產(chǎn)業(yè)界開(kāi)始采取多朿電子束檢查裝備，但是此項(xiàng)技術(shù)可能到2020年時(shí)也準(zhǔn)備不好。
芯 片制造工藝流程中有許多工藝檢查點(diǎn)，未來(lái)會(huì)不會(huì)是挑戰(zhàn)?光學(xué)檢驗(yàn)在生產(chǎn)線中還是主力軍，但是在20納米及以下時(shí)，缺點(diǎn)檢測(cè)開(kāi)始有困難。使用電子束技術(shù)能檢 測(cè)微小缺點(diǎn)，但是受目前的技術(shù)限制，速度太慢。為了解決這些問(wèn)題，產(chǎn)業(yè)界開(kāi)始采取多朿電子束檢查裝備，但是此項(xiàng)技術(shù)可能到2020年時(shí)也準(zhǔn)備不好。
那末7納米與5納米的解決方案在哪里?Vaez-Iravani說(shuō)，實(shí)際上未來(lái)生產(chǎn)線中光學(xué)與電子束兩種檢查裝備都必須準(zhǔn)備好。
工 藝檢測(cè)也是需要面對(duì)的問(wèn)題。在1條生產(chǎn)線中檢測(cè)點(diǎn)有許許多多，也不可能由1種裝備全部解決，芯片制造商必須使用多種不同的檢測(cè)裝備。KLA-Te第1檔：按前面板“檔位”鍵ncor 圖形市場(chǎng)部副總裁Ady Levy說(shuō)，當(dāng)IC設(shè)計(jì)由1個(gè)工藝節(jié)點(diǎn)向下1個(gè)邁進(jìn)時(shí)，計(jì)量檢測(cè)裝備一樣面臨挑戰(zhàn)。不論是光學(xué)或是電子束裝備，都必須斟酌它的信號(hào)與噪聲比、丈量精度、使 用是不是方便，和在量產(chǎn)中是不是有它的價(jià)值與地位。
Lam的泮說(shuō)，還有挑戰(zhàn)在等著我們。由于表面的散射效應(yīng)、高線和通孔及更大的變異等，將 推動(dòng)業(yè)界采取低電阻率金屬層，同時(shí)開(kāi)發(fā)工藝解決方案要求更嚴(yán)的工藝控制。采取下1代光刻EUV或延伸屢次圖形暴光技術(shù)等，和下1代器件實(shí)現(xiàn)經(jīng)濟(jì)性的量 產(chǎn)，都需要有更嚴(yán)的工藝控制，以實(shí)現(xiàn)可接受的成品率，固然還包括面對(duì)本錢(qián)的挑戰(zhàn)。
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展會(huì)城市：鄭州市展會(huì)時(shí)間：2025-11-07