電子工程網(wǎng)站論壇PCB設(shè)計(jì)技術(shù)問(wèn)答精粹

2022年06月04日 08:47:34人氣：215來(lái)源：深圳儀信電子科技有限公司

關(guān)于輸入、輸出端接的方式與規(guī)則
　　問(wèn)：現(xiàn)代高速PCB設(shè)計(jì)中，為了保證信號(hào)的完整性，常常需要對(duì)器件的輸入或輸出端進(jìn)行端接。請(qǐng)問(wèn)端接的方式有哪些？采用端接的方式是由什么因素決定的？有什么規(guī)則？
　　答：端接（terminal),也稱匹配。一般按照匹配位置分有源端匹配和終端匹配。其中源端匹配一般為電阻串聯(lián)匹配，終端匹配一般為并聯(lián)匹配，方式比較多，有電阻上拉，電阻下拉，戴維南匹配，AC匹配，肖特基二極管匹配。匹配采用方式一般由BUFFER特性，拓普情況，電平種類(lèi)和方式來(lái)決定，也要考慮信號(hào)占空比，系統(tǒng)功耗等。數(shù)字電路*關(guān)鍵的是時(shí)序問(wèn)題，加匹配的目的是改善信號(hào)質(zhì)量，在時(shí)刻得到可以確定的信號(hào)。對(duì)于電平有效信號(hào)，在保證建立、保持時(shí)間的前提下，信號(hào)質(zhì)量穩(wěn)定；對(duì)延有效信號(hào)，在保證信號(hào)延單調(diào)性前提下，信號(hào)變化延速度滿足要求。

在處理布線密度時(shí)應(yīng)注意哪些問(wèn)題？
　　問(wèn)：在電路板尺寸固定的情況下，如果設(shè)計(jì)中需要容納更多的功能，就往往需要提高PCB的走線密度，但是這樣有可能導(dǎo)致走線的相互干擾增強(qiáng)，同時(shí)走線過(guò)細(xì)也使阻抗無(wú)法降低，請(qǐng)問(wèn)在高速（>100MHz)高密度PCB設(shè)計(jì)中有哪些技巧?
　　答：在設(shè)計(jì)高速高密度PCB時(shí)，串?dāng)_(crosstalkinterference)確實(shí)是要特別注意的，因?yàn)樗鼘?duì)時(shí)序(timing)與信號(hào)完整性(signalintegrity)有很大的影響。以下提供幾個(gè)注意的地方：1.控制走線特性阻抗的連續(xù)與匹配。2.走線間距的大小。一般常看到的間距為兩倍線寬?？梢酝高^(guò)仿真來(lái)知道走線間距對(duì)時(shí)序及信號(hào)完整性的影響，找出可容忍的*小間距。不同芯片信號(hào)的結(jié)果可能不同。3.選擇適當(dāng)?shù)亩私臃绞健?.避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重迭在一起，因?yàn)檫@種串?dāng)_比同層相鄰走線的情形還大。5.利用盲埋孔(blind/buriedvia)來(lái)增加走線面積。

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